mips_sys

1) -- MIPS I system

2) -- Copyright 2011-2012 Stefan Schuermans <stefan@blinkenarea.org>

3) -- Copyleft GNU public license V2 or later
4) --          http://www.gnu.org/copyleft/gpl.html
5) 

6) LIBRARY IEEE;
7) USE IEEE.STD_LOGIC_1164.ALL;
8) USE IEEE.NUMERIC_STD.ALL;

9) USE work.io_eth_pins.all;

10) USE work.io_lcd_pins.all;

11) USE work.io_switches_pins.all;

12) 
13) ENTITY e_system IS
14)     PORT (

15)         clk:            IN  std_logic;
16)         pin_o_leds:     OUT std_logic_vector(7 DOWNTO 0);
17)         pin_o_lcd:      OUT t_io_lcd_pins;
18)         pin_i_switches: IN  t_io_switches_pins;
19)         pin_i_uart_rx:  IN  std_logic;
20)         pin_o_uart_tx:  OUT std_logic;
21)         pin_o_eth:      OUT t_io_eth_o_pins;
22)         pin_i_eth:      IN  t_io_eth_i_pins

23)     );
24) END ENTITY e_system;
25) 
26) ARCHITECTURE a_system OF e_system IS
27) 

28)     CONSTANT c_instr_addr_width: natural := 14;

29)     CONSTANT c_data_addr_width:  natural := 13;
30) 

31)     SIGNAL rst: std_logic := '0';
32) 

33)     SIGNAL s_instr_addr:   std_logic_vector(31 DOWNTO 0);
34)     SIGNAL s_instr_data:   std_logic_vector(31 DOWNTO 0);

35) 
36)     SIGNAL s_core_req:     std_logic;
37)     SIGNAL s_core_grant:   std_logic;
38)     SIGNAL s_core_addr:    std_logic_vector(31 DOWNTO 0);
39)     SIGNAL s_core_rd_data: std_logic_vector(31 DOWNTO 0);
40)     SIGNAL s_core_rd_en:   std_logic_vector( 3 DOWNTO 0);
41)     SIGNAL s_core_wr_data: std_logic_vector(31 DOWNTO 0);
42)     SIGNAL s_core_wr_en:   std_logic_vector( 3 DOWNTO 0);
43)     SIGNAL s_ethbm_req:     std_logic;
44)     SIGNAL s_ethbm_grant:   std_logic;
45)     SIGNAL s_ethbm_addr:    std_logic_vector(31 DOWNTO 0);
46)     SIGNAL s_ethbm_rd_data: std_logic_vector(31 DOWNTO 0);
47)     SIGNAL s_ethbm_rd_en:   std_logic_vector( 3 DOWNTO 0);
48)     SIGNAL s_ethbm_wr_data: std_logic_vector(31 DOWNTO 0);
49)     SIGNAL s_ethbm_wr_en:   std_logic_vector( 3 DOWNTO 0);
50) 

51)     SIGNAL s_dbus_addr:    std_logic_vector(31 DOWNTO 0);
52)     SIGNAL s_dbus_rd_data: std_logic_vector(31 DOWNTO 0);

53)     SIGNAL s_dbus_rd_en:   std_logic_vector( 3 DOWNTO 0);

54)     SIGNAL s_dbus_wr_data: std_logic_vector(31 DOWNTO 0);
55)     SIGNAL s_dbus_wr_en:   std_logic_vector( 3 DOWNTO 0);

56) 
57)     SIGNAL r_dbus_addr_delay: std_logic_vector(31 DOWNTO 0) := (OTHERS => '0');
58) 

59)     SIGNAL s_data_addr:    std_logic_vector(31 DOWNTO 0);
60)     SIGNAL s_data_rd_data: std_logic_vector(31 DOWNTO 0);
61)     SIGNAL s_data_wr_data: std_logic_vector(31 DOWNTO 0);
62)     SIGNAL s_data_wr_en:   std_logic_vector( 3 DOWNTO 0);

63)     SIGNAL s_leds_rd_data: std_logic_vector( 7 DOWNTO 0);
64)     SIGNAL s_leds_wr_data: std_logic_vector( 7 DOWNTO 0);
65)     SIGNAL s_leds_wr_en:   std_logic;

66)     SIGNAL s_lcd_rd_data: std_logic_vector(31 DOWNTO 0);
67)     SIGNAL s_lcd_wr_data: std_logic_vector(31 DOWNTO 0);
68)     SIGNAL s_lcd_wr_en:   std_logic_vector( 3 DOWNTO 0);

69)     SIGNAL s_switches_addr:    std_logic_vector( 2 DOWNTO 0);
70)     SIGNAL s_switches_rd_data: std_logic_vector(31 DOWNTO 0);

71)     SIGNAL s_uart_addr:    std_logic_vector( 3 DOWNTO 0);
72)     SIGNAL s_uart_rd_data: std_logic_vector(31 DOWNTO 0);

73)     SIGNAL s_uart_rd_en:   std_logic_vector( 3 DOWNTO 0);

74)     SIGNAL s_uart_wr_data: std_logic_vector(31 DOWNTO 0);
75)     SIGNAL s_uart_wr_en:   std_logic_vector( 3 DOWNTO 0);

76)     SIGNAL s_eth_addr:    std_logic_vector( 5 DOWNTO 0);

77)     SIGNAL s_eth_rd_data: std_logic_vector(31 DOWNTO 0);

78)     SIGNAL s_eth_rd_en:   std_logic_vector( 3 DOWNTO 0);

79)     SIGNAL s_eth_wr_data: std_logic_vector(31 DOWNTO 0);
80)     SIGNAL s_eth_wr_en:   std_logic_vector( 3 DOWNTO 0);

81)     SIGNAL s_cyc_cnt_rd_data: std_logic_vector(31 DOWNTO 0);
82)     SIGNAL s_cyc_cnt_wr_data: std_logic_vector(31 DOWNTO 0);
83)     SIGNAL s_cyc_cnt_wr_en:   std_logic;

84) 
85)     COMPONENT e_mips_core IS
86)         PORT (
87)             rst:            IN  std_logic;
88)             clk:            IN  std_logic;
89)             o_instr_addr:   OUT std_logic_vector(31 DOWNTO 0);
90)             i_instr_data:   IN  std_logic_vector(31 DOWNTO 0);

91)             o_data_req:     OUT std_logic;
92)             i_data_grant:   IN  std_logic;

93)             o_data_addr:    OUT std_logic_vector(31 DOWNTO 0);
94)             i_data_rd_data: IN  std_logic_vector(31 DOWNTO 0);

95)             o_data_rd_en:   OUT std_logic_vector( 3 DOWNTO 0);

96)             o_data_wr_data: OUT std_logic_vector(31 DOWNTO 0);

97)             o_data_wr_en:   OUT std_logic_vector( 3 DOWNTO 0)

98)         );
99)     END COMPONENT e_mips_core;
100) 

101)     COMPONENT e_rom IS
102)         GENERIC (

103)             addr_width: natural

104)         );
105)         PORT (
106)             clk:    IN  std_logic;
107)             i_addr: IN  std_logic_vector(addr_width - 1 DOWNTO 0);
108)             o_data: OUT std_logic_vector(            31 DOWNTO 0)
109)         );
110)     END COMPONENT e_rom;
111) 

112)     COMPONENT e_ram_0 IS

113)         GENERIC (

114)             addr_width: natural

115)         );
116)         PORT (
117)             clk:       IN  std_logic;
118)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);

119)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
120)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);

121)             i_wr_en:   IN  std_logic
122)         );

123)     END COMPONENT e_ram_0;
124) 
125)     COMPONENT e_ram_1 IS
126)         GENERIC (
127)             addr_width: natural
128)         );
129)         PORT (
130)             clk:       IN  std_logic;
131)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);
132)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
133)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);
134)             i_wr_en:   IN  std_logic
135)         );
136)     END COMPONENT e_ram_1;
137) 
138)     COMPONENT e_ram_2 IS
139)         GENERIC (
140)             addr_width: natural
141)         );
142)         PORT (
143)             clk:       IN  std_logic;
144)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);
145)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
146)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);
147)             i_wr_en:   IN  std_logic
148)         );
149)     END COMPONENT e_ram_2;
150) 
151)     COMPONENT e_ram_3 IS
152)         GENERIC (
153)             addr_width: natural
154)         );
155)         PORT (
156)             clk:       IN  std_logic;
157)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);
158)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
159)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);
160)             i_wr_en:   IN  std_logic
161)         );
162)     END COMPONENT e_ram_3;

163) 

164)     COMPONENT e_io_leds IS

165)         PORT (

166)             rst:        IN  std_logic;
167)             clk:        IN  std_logic;
168)             o_rd_data:  OUT std_logic_vector(7 DOWNTO 0);
169)             i_wr_data:  IN  std_logic_vector(7 DOWNTO 0);
170)             i_wr_en:    IN  std_logic;
171)             pin_o_leds: OUT std_logic_vector(7 DOWNTO 0)

172)         );

173)     END COMPONENT e_io_leds;

174) 

175)     COMPONENT e_io_lcd IS
176)         PORT (
177)             rst:       IN  std_logic;
178)             clk:       IN  std_logic;
179)             o_rd_data: OUT std_logic_vector(31 DOWNTO 0);
180)             i_wr_data: IN  std_logic_vector(31 DOWNTO 0);
181)             i_wr_en:   IN  std_logic_vector( 3 DOWNTO 0);
182)             pin_o_lcd: OUT t_io_lcd_pins
183)         );
184)     END COMPONENT e_io_lcd;
185) 

186)     COMPONENT e_io_switches IS
187)         PORT (
188)             rst:            IN  std_logic;
189)             clk:            IN  std_logic;
190)             i_addr:         IN  std_logic_vector( 0 DOWNTO 0);
191)             o_rd_data:      OUT std_logic_vector(31 DOWNTO 0);
192)             pin_i_switches: IN  t_io_switches_pins
193)         );
194)     END COMPONENT e_io_switches;
195) 

196)     COMPONENT e_io_uart IS
197)         PORT (
198)             rst:       IN  std_logic;
199)             clk:       IN  std_logic;
200)             i_addr:    IN  std_logic_vector( 1 DOWNTO 0);
201)             o_rd_data: OUT std_logic_vector(31 DOWNTO 0);

202)             i_rd_en:   IN  std_logic_vector( 3 DOWNTO 0);

203)             i_wr_data: IN  std_logic_vector(31 DOWNTO 0);
204)             i_wr_en:   IN  std_logic_vector( 3 DOWNTO 0);

205)             pin_i_rx:  IN  std_logic;

206)             pin_o_tx:  OUT std_logic
207)         );
208)     END COMPONENT e_io_uart;
209) 

210)     COMPONENT e_io_eth IS
211)         PORT (
212)             rst:          IN  std_logic;
213)             clk:          IN  std_logic;

214)             i_addr:       IN  std_logic_vector( 3 DOWNTO 0);

215)             o_rd_data:    OUT std_logic_vector(31 DOWNTO 0);

216)             i_rd_en:      IN  std_logic_vector( 3 DOWNTO 0);

217)             i_wr_data:    IN  std_logic_vector(31 DOWNTO 0);
218)             i_wr_en:      IN  std_logic_vector( 3 DOWNTO 0);

219)             o_bm_req:     OUT std_logic;
220)             i_bm_grant:   IN  std_logic;
221)             o_bm_addr:    OUT std_logic_vector(31 DOWNTO 0);
222)             i_bm_rd_data: IN  std_logic_vector(31 DOWNTO 0);
223)             o_bm_rd_en:   OUT std_logic_vector( 3 DOWNTO 0);
224)             o_bm_wr_data: OUT std_logic_vector(31 DOWNTO 0);
225)             o_bm_wr_en:   OUT std_logic_vector( 3 DOWNTO 0);

226)             pin_o:        OUT t_io_eth_o_pins;
227)             pin_i:        IN  t_io_eth_i_pins

228)         );
229)     END COMPONENT e_io_eth;
230) 

231)     COMPONENT e_io_cyc_cnt IS
232)         PORT (

233)             rst:       IN  std_logic;
234)             clk:       IN  std_logic;
235)             o_rd_data: OUT std_logic_vector(31 DOWNTO 0);
236)             i_wr_data: IN  std_logic_vector(31 DOWNTO 0);
237)             i_wr_en:   IN  std_logic

238)         );
239)     END COMPONENT e_io_cyc_cnt;
240) 

241) BEGIN
242) 
243)     core: e_mips_core
244)         PORT MAP (
245)             rst            => rst,
246)             clk            => clk,
247)             o_instr_addr   => s_instr_addr,
248)             i_instr_data   => s_instr_data,

249)             o_data_req     => s_core_req,
250)             i_data_grant   => s_core_grant,
251)             o_data_addr    => s_core_addr,
252)             i_data_rd_data => s_core_rd_data,
253)             o_data_rd_en   => s_core_rd_en,
254)             o_data_wr_data => s_core_wr_data,
255)             o_data_wr_en   => s_core_wr_en

256)         );
257) 

258)     instr: e_rom

259)         GENERIC MAP (

260)             addr_width => c_instr_addr_width - 2

261)         )
262)         PORT MAP (
263)             clk    => clk,

264)             i_addr => s_instr_addr(c_instr_addr_width - 1 DOWNTO 2),

265)             o_data => s_instr_data

266)         );
267) 

268)     p_dbus_arbit: PROCESS(s_ethbm_req, s_core_req)
269)     BEGIN
270)         s_ethbm_grant <= '0';
271)         s_core_grant  <= '0';
272)         IF s_ethbm_req = '1' THEN
273)             s_ethbm_grant <= '1';
274)         ELSIF s_core_req = '1' THEN
275)             s_core_grant <= '1';
276)         END IF;
277)     END PROCESS p_dbus_arbit;
278) 
279)     p_dbus_arbit_wr: PROCESS(s_ethbm_grant, s_ethbm_addr, s_ethbm_rd_en,
280)                                             s_ethbm_wr_data, s_ethbm_wr_en,
281)                              s_core_grant, s_core_addr, s_core_rd_en,
282)                                            s_core_wr_data, s_core_wr_en)
283)     BEGIN
284)         s_dbus_addr    <= (OTHERS => '0');
285)         s_dbus_rd_en   <= (OTHERS => '0');
286)         s_dbus_wr_data <= (OTHERS => '0');
287)         s_dbus_wr_en   <= (OTHERS => '0');
288)         IF s_ethbm_grant = '1' THEN
289)             s_dbus_addr    <= s_ethbm_addr;
290)             s_dbus_rd_en   <= s_ethbm_rd_en;
291)             s_dbus_wr_data <= s_ethbm_wr_data;
292)             s_dbus_wr_en   <= s_ethbm_wr_en;
293)         ELSIF s_core_grant = '1' THEN
294)             s_dbus_addr    <= s_core_addr;
295)             s_dbus_rd_en   <= s_core_rd_en;
296)             s_dbus_wr_data <= s_core_wr_data;
297)             s_dbus_wr_en   <= s_core_wr_en;
298)         END IF;
299)     END PROCESS p_dbus_arbit_wr;
300) 
301)     s_ethbm_rd_data <= s_dbus_rd_data;
302)     s_core_rd_data  <= s_dbus_rd_data;
303) 

304)     p_dbus_rd_sync: PROCESS(rst, clk)
305)     BEGIN
306)         IF rst = '1' THEN
307)             r_dbus_addr_delay <= (OTHERS => '0');
308)         ELSIF rising_edge(clk) THEN
309)             r_dbus_addr_delay <= s_dbus_addr;
310)         END IF;
311)     END PROCESS p_dbus_rd_sync;
312) 
313)     p_dbus_rd: PROCESS(r_dbus_addr_delay,
314)                        s_data_rd_data,
315)                        s_leds_rd_data,
316)                        s_lcd_rd_data,
317)                        s_switches_rd_data,
318)                        s_uart_rd_data,
319)                        s_eth_rd_data,
320)                        s_cyc_cnt_rd_data)
321)     BEGIN
322)         s_dbus_rd_data <= (OTHERS => '0');
323)         IF r_dbus_addr_delay(31) = '0' THEN
324)             s_dbus_rd_data <= s_data_rd_data;
325)         ELSIF r_dbus_addr_delay(31 DOWNTO 16) = X"8000" THEN
326)             CASE r_dbus_addr_delay(15 DOWNTO 8) IS
327)                 WHEN X"00" =>
328)                     s_dbus_rd_data <= X"000000" & s_leds_rd_data;
329)                 WHEN X"01" =>
330)                     s_dbus_rd_data <= s_lcd_rd_data;
331)                 WHEN X"02" =>
332)                     s_dbus_rd_data <= s_switches_rd_data;
333)                 WHEN X"03" =>
334)                     s_dbus_rd_data <= s_uart_rd_data;
335)                 WHEN X"04" =>
336)                     s_dbus_rd_data <= s_eth_rd_data;
337)                 WHEN X"10" =>
338)                     s_dbus_rd_data <= s_cyc_cnt_rd_data;
339)                 WHEN OTHERS => NULL;
340)             END CASE;
341)         END IF;
342)     END PROCESS p_dbus_rd;
343) 

344)     p_dbus_wr: PROCESS(s_dbus_addr, s_dbus_rd_en,
345)                        s_dbus_wr_data, s_dbus_wr_en)

346)         VARIABLE v_wr_en_word: std_logic;

347)     BEGIN

348)         v_wr_en_word := s_dbus_wr_en(0) AND s_dbus_wr_en(1) AND
349)                         s_dbus_wr_en(2) AND s_dbus_wr_en(3);

350)         s_data_addr    <= (OTHERS => '0');
351)         s_data_wr_data <= (OTHERS => '0');
352)         s_data_wr_en   <= (OTHERS => '0');
353)         s_leds_wr_data <= (OTHERS => '0');
354)         s_leds_wr_en   <= '0';

355)         s_lcd_wr_data <= (OTHERS => '0');
356)         s_lcd_wr_en   <= (OTHERS => '0');

357)         s_switches_addr <= (OTHERS => '0');

358)         s_uart_addr    <= (OTHERS => '0');

359)         s_uart_rd_en   <= (OTHERS => '0');

360)         s_uart_wr_data <= (OTHERS => '0');
361)         s_uart_wr_en   <= (OTHERS => '0');

362)         s_eth_addr    <= (OTHERS => '0');

363)         s_eth_rd_en   <= (OTHERS => '0');

364)         s_eth_wr_data <= (OTHERS => '0');
365)         s_eth_wr_en   <= (OTHERS => '0');

366)         s_cyc_cnt_wr_data <= (OTHERS => '0');
367)         s_cyc_cnt_wr_en   <= '0';

368)         IF s_dbus_addr(31) = '0' THEN
369)             s_data_addr    <= s_dbus_addr;
370)             s_data_wr_data <= s_dbus_wr_data;
371)             s_data_wr_en   <= s_dbus_wr_en;

372)         ELSIF s_dbus_addr(31 DOWNTO 16) = X"8000" THEN
373)             CASE s_dbus_addr(15 DOWNTO 8) IS
374)                 WHEN X"00" =>
375)                     s_leds_wr_data <= s_dbus_wr_data(7 DOWNTO 0);
376)                     s_leds_wr_en   <= s_dbus_wr_en(0);

377)                 WHEN X"01" =>

378)                     s_lcd_wr_data <= s_dbus_wr_data;
379)                     s_lcd_wr_en   <= s_dbus_wr_en;

380)                 WHEN X"02" =>
381)                     s_switches_addr <= s_dbus_addr(2 DOWNTO 0);

382)                 WHEN X"03" =>
383)                     s_uart_addr    <= s_dbus_addr(3 DOWNTO 0);

384)                     s_uart_rd_en   <= s_dbus_rd_en;

385)                     s_uart_wr_data <= s_dbus_wr_data;
386)                     s_uart_wr_en   <= s_dbus_wr_en;

387)                 WHEN X"04" =>

388)                     s_eth_addr    <= s_dbus_addr(5 DOWNTO 0);

389)                     s_eth_rd_en   <= s_dbus_rd_en;

390)                     s_eth_wr_data <= s_dbus_wr_data;
391)                     s_eth_wr_en   <= s_dbus_wr_en;

392)                 WHEN X"10" =>
393)                     s_cyc_cnt_wr_data <= s_dbus_wr_data;
394)                     s_cyc_cnt_wr_en   <= v_wr_en_word;
395)                 WHEN OTHERS => NULL;
396)             END CASE;

397)         END IF;

398)     END PROCESS p_dbus_wr;

399) 

400)     data_0: e_ram_0
401)         GENERIC MAP (

402)             addr_width => c_data_addr_width - 2

403)         )
404)         PORT MAP (
405)             clk       => clk,

406)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

407)             o_rd_data => s_data_rd_data(7 DOWNTO 0),
408)             i_wr_data => s_data_wr_data(7 DOWNTO 0),
409)             i_wr_en   => s_data_wr_en(0)
410)         );
411) 
412)     data_1: e_ram_1
413)         GENERIC MAP (

414)             addr_width => c_data_addr_width - 2

415)         )
416)         PORT MAP (
417)             clk       => clk,

418)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

419)             o_rd_data => s_data_rd_data(15 DOWNTO 8),
420)             i_wr_data => s_data_wr_data(15 DOWNTO 8),
421)             i_wr_en   => s_data_wr_en(1)
422)         );
423) 
424)     data_2: e_ram_2
425)         GENERIC MAP (

426)             addr_width => c_data_addr_width - 2

427)         )
428)         PORT MAP (
429)             clk       => clk,

430)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

431)             o_rd_data => s_data_rd_data(23 DOWNTO 16),
432)             i_wr_data => s_data_wr_data(23 DOWNTO 16),
433)             i_wr_en   => s_data_wr_en(2)
434)         );
435) 
436)     data_3: e_ram_3
437)         GENERIC MAP (

438)             addr_width => c_data_addr_width - 2

439)         )
440)         PORT MAP (
441)             clk       => clk,

442)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

443)             o_rd_data => s_data_rd_data(31 DOWNTO 24),
444)             i_wr_data => s_data_wr_data(31 DOWNTO 24),
445)             i_wr_en   => s_data_wr_en(3)
446)         );

447) 

448)     leds: e_io_leds
449)         PORT MAP (
450)             rst        => rst,
451)             clk        => clk,
452)             o_rd_data  => s_leds_rd_data,
453)             i_wr_data  => s_leds_wr_data,
454)             i_wr_en    => s_leds_wr_en,
455)             pin_o_leds => pin_o_leds
456)         );

457) 

458)     lcd: e_io_lcd
459)         PORT MAP (
460)             rst       => rst,
461)             clk       => clk,
462)             o_rd_data => s_lcd_rd_data,
463)             i_wr_data => s_lcd_wr_data,
464)             i_wr_en   => s_lcd_wr_en,
465)             pin_o_lcd => pin_o_lcd
466)         );
467) 

468)     switches: e_io_switches
469)         PORT MAP (
470)             rst            => rst,
471)             clk            => clk,
472)             i_addr         => s_switches_addr(2 DOWNTO 2),
473)             o_rd_data      => s_switches_rd_data,
474)             pin_i_switches => pin_i_switches
475)         );
476) 

477)     uart: e_io_uart
478)         PORT MAP (
479)             rst       => rst,
480)             clk       => clk,
481)             i_addr    => s_uart_addr(3 DOWNTO 2),
482)             o_rd_data => s_uart_rd_data,

483)             i_rd_en   => s_uart_rd_en,

484)             i_wr_data => s_uart_wr_data,
485)             i_wr_en   => s_uart_wr_en,

486)             pin_i_rx  => pin_i_uart_rx,

487)             pin_o_tx  => pin_o_uart_tx
488)         );
489) 

490)     eth: e_io_eth
491)         PORT MAP (
492)             rst          => rst,
493)             clk          => clk,

494)             i_addr       => s_eth_addr(5 DOWNTO 2),

495)             o_rd_data    => s_eth_rd_data,

496)             i_rd_en      => s_eth_rd_en,

497)             i_wr_data    => s_eth_wr_data,
498)             i_wr_en      => s_eth_wr_en,

499)             o_bm_req     => s_ethbm_req,
500)             i_bm_grant   => s_ethbm_grant,
501)             o_bm_addr    => s_ethbm_addr,
502)             i_bm_rd_data => s_ethbm_rd_data,
503)             o_bm_rd_en   => s_ethbm_rd_en,
504)             o_bm_wr_data => s_ethbm_wr_data,
505)             o_bm_wr_en   => s_ethbm_wr_en,

506)             pin_o        => pin_o_eth,
507)             pin_i        => pin_i_eth

508)         );
509) 

510)     cyc_cnt: e_io_cyc_cnt
511)         PORT MAP (

512)             rst       => rst,
513)             clk       => clk,
514)             o_rd_data => s_cyc_cnt_rd_data,
515)             i_wr_data => s_cyc_cnt_wr_data,
516)             i_wr_en   => s_cyc_cnt_wr_en

517)         );
518)