mips_sys

1) LIBRARY IEEE;
2) USE IEEE.STD_LOGIC_1164.ALL;
3) USE IEEE.NUMERIC_STD.ALL;

4) USE work.io_lcd_pins.all;

5) USE work.io_switches_pins.all;

6) 
7) ENTITY e_system IS
8)     PORT (

9)         clk:              IN  std_logic;
10)         pin_o_leds:       OUT std_logic_vector(7 DOWNTO 0);
11)         pin_o_lcd:        OUT t_io_lcd_pins;
12)         pin_i_switches:   IN  t_io_switches_pins;
13)         pin_i_uart_rx:    IN  std_logic;
14)         pin_o_uart_tx:    OUT std_logic;
15)         pin_o_eth_nrst:   OUT std_logic;
16)         pin_i_eth_rx_clk: IN  std_logic;
17)         pin_i_eth_rxd:    IN  std_logic_vector(4 DOWNTO 0);
18)         pin_i_eth_rx_dv:  IN  std_logic;
19)         pin_i_eth_crs:    IN  std_logic;
20)         pin_i_eth_col:    IN  std_logic;
21)         pin_i_eth_tx_clk: IN  std_logic;
22)         pin_o_eth_txd:    OUT std_logic_vector(3 DOWNTO 0);
23)         pin_o_eth_tx_en:  OUT std_logic

24)     );
25) END ENTITY e_system;
26) 
27) ARCHITECTURE a_system OF e_system IS
28) 

29)     CONSTANT c_instr_addr_width: natural := 13;
30)     CONSTANT c_data_addr_width:  natural := 13;
31) 

32)     SIGNAL rst: std_logic := '0';
33) 

34)     SIGNAL s_instr_addr:   std_logic_vector(31 DOWNTO 0);
35)     SIGNAL s_instr_data:   std_logic_vector(31 DOWNTO 0);

36)     SIGNAL s_dbus_addr:    std_logic_vector(31 DOWNTO 0);
37)     SIGNAL s_dbus_rd_data: std_logic_vector(31 DOWNTO 0);
38)     SIGNAL s_dbus_wr_data: std_logic_vector(31 DOWNTO 0);
39)     SIGNAL s_dbus_wr_en:   std_logic_vector( 3 DOWNTO 0);

40)     SIGNAL s_data_addr:    std_logic_vector(31 DOWNTO 0);
41)     SIGNAL s_data_rd_data: std_logic_vector(31 DOWNTO 0);
42)     SIGNAL s_data_wr_data: std_logic_vector(31 DOWNTO 0);
43)     SIGNAL s_data_wr_en:   std_logic_vector( 3 DOWNTO 0);

44)     SIGNAL s_leds_rd_data: std_logic_vector( 7 DOWNTO 0);
45)     SIGNAL s_leds_wr_data: std_logic_vector( 7 DOWNTO 0);
46)     SIGNAL s_leds_wr_en:   std_logic;

47)     SIGNAL s_lcd_rd_data: std_logic_vector(31 DOWNTO 0);
48)     SIGNAL s_lcd_wr_data: std_logic_vector(31 DOWNTO 0);
49)     SIGNAL s_lcd_wr_en:   std_logic_vector( 3 DOWNTO 0);

50)     SIGNAL s_switches_addr:    std_logic_vector( 2 DOWNTO 0);
51)     SIGNAL s_switches_rd_data: std_logic_vector(31 DOWNTO 0);

52)     SIGNAL s_uart_addr:    std_logic_vector( 3 DOWNTO 0);
53)     SIGNAL s_uart_rd_data: std_logic_vector(31 DOWNTO 0);
54)     SIGNAL s_uart_wr_data: std_logic_vector(31 DOWNTO 0);
55)     SIGNAL s_uart_wr_en:   std_logic_vector( 3 DOWNTO 0);

56)     SIGNAL s_eth_addr:    std_logic_vector( 3 DOWNTO 0);
57)     SIGNAL s_eth_rd_data: std_logic_vector(31 DOWNTO 0);
58)     SIGNAL s_eth_wr_data: std_logic_vector(31 DOWNTO 0);
59)     SIGNAL s_eth_wr_en:   std_logic_vector( 3 DOWNTO 0);

60)     SIGNAL s_cyc_cnt_rd_data: std_logic_vector(31 DOWNTO 0);
61)     SIGNAL s_cyc_cnt_wr_data: std_logic_vector(31 DOWNTO 0);
62)     SIGNAL s_cyc_cnt_wr_en:   std_logic;

63) 
64)     COMPONENT e_mips_core IS
65)         PORT (
66)             rst:            IN  std_logic;
67)             clk:            IN  std_logic;
68)             i_stall:        IN  std_logic;
69)             o_instr_addr:   OUT std_logic_vector(31 DOWNTO 0);
70)             i_instr_data:   IN  std_logic_vector(31 DOWNTO 0);
71)             o_data_addr:    OUT std_logic_vector(31 DOWNTO 0);
72)             i_data_rd_data: IN  std_logic_vector(31 DOWNTO 0);
73)             o_data_wr_data: OUT std_logic_vector(31 DOWNTO 0);
74)             o_data_wr_en:   OUT std_logic_vector( 3 DOWNTO 0)
75)         );
76)     END COMPONENT e_mips_core;
77) 

78)     COMPONENT e_rom IS
79)         GENERIC (

80)             addr_width: natural

81)         );
82)         PORT (
83)             clk:    IN  std_logic;
84)             i_addr: IN  std_logic_vector(addr_width - 1 DOWNTO 0);
85)             o_data: OUT std_logic_vector(            31 DOWNTO 0)
86)         );
87)     END COMPONENT e_rom;
88) 

89)     COMPONENT e_ram_0 IS

90)         GENERIC (

91)             addr_width: natural

92)         );
93)         PORT (
94)             clk:       IN  std_logic;
95)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);

96)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
97)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);

98)             i_wr_en:   IN  std_logic
99)         );

100)     END COMPONENT e_ram_0;
101) 
102)     COMPONENT e_ram_1 IS
103)         GENERIC (
104)             addr_width: natural
105)         );
106)         PORT (
107)             clk:       IN  std_logic;
108)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);
109)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
110)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);
111)             i_wr_en:   IN  std_logic
112)         );
113)     END COMPONENT e_ram_1;
114) 
115)     COMPONENT e_ram_2 IS
116)         GENERIC (
117)             addr_width: natural
118)         );
119)         PORT (
120)             clk:       IN  std_logic;
121)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);
122)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
123)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);
124)             i_wr_en:   IN  std_logic
125)         );
126)     END COMPONENT e_ram_2;
127) 
128)     COMPONENT e_ram_3 IS
129)         GENERIC (
130)             addr_width: natural
131)         );
132)         PORT (
133)             clk:       IN  std_logic;
134)             i_addr:    IN  std_logic_vector(addr_width - 1 DOWNTO 0);
135)             o_rd_data: OUT std_logic_vector(             7 DOWNTO 0);
136)             i_wr_data: IN  std_logic_vector(             7 DOWNTO 0);
137)             i_wr_en:   IN  std_logic
138)         );
139)     END COMPONENT e_ram_3;

140) 

141)     COMPONENT e_io_leds IS

142)         PORT (

143)             rst:        IN  std_logic;
144)             clk:        IN  std_logic;
145)             o_rd_data:  OUT std_logic_vector(7 DOWNTO 0);
146)             i_wr_data:  IN  std_logic_vector(7 DOWNTO 0);
147)             i_wr_en:    IN  std_logic;
148)             pin_o_leds: OUT std_logic_vector(7 DOWNTO 0)

149)         );

150)     END COMPONENT e_io_leds;

151) 

152)     COMPONENT e_io_lcd IS
153)         PORT (
154)             rst:       IN  std_logic;
155)             clk:       IN  std_logic;
156)             o_rd_data: OUT std_logic_vector(31 DOWNTO 0);
157)             i_wr_data: IN  std_logic_vector(31 DOWNTO 0);
158)             i_wr_en:   IN  std_logic_vector( 3 DOWNTO 0);
159)             pin_o_lcd: OUT t_io_lcd_pins
160)         );
161)     END COMPONENT e_io_lcd;
162) 

163)     COMPONENT e_io_switches IS
164)         PORT (
165)             rst:            IN  std_logic;
166)             clk:            IN  std_logic;
167)             i_addr:         IN  std_logic_vector( 0 DOWNTO 0);
168)             o_rd_data:      OUT std_logic_vector(31 DOWNTO 0);
169)             pin_i_switches: IN  t_io_switches_pins
170)         );
171)     END COMPONENT e_io_switches;
172) 

173)     COMPONENT e_io_uart IS
174)         PORT (
175)             rst:       IN  std_logic;
176)             clk:       IN  std_logic;
177)             i_addr:    IN  std_logic_vector( 1 DOWNTO 0);
178)             o_rd_data: OUT std_logic_vector(31 DOWNTO 0);
179)             i_wr_data: IN  std_logic_vector(31 DOWNTO 0);
180)             i_wr_en:   IN  std_logic_vector( 3 DOWNTO 0);

181)             pin_i_rx:  IN  std_logic;

182)             pin_o_tx:  OUT std_logic
183)         );
184)     END COMPONENT e_io_uart;
185) 

186)     COMPONENT e_io_eth IS
187)         PORT (
188)             rst:          IN  std_logic;
189)             clk:          IN  std_logic;
190)             i_addr:       IN  std_logic_vector( 1 DOWNTO 0);
191)             o_rd_data:    OUT std_logic_vector(31 DOWNTO 0);
192)             i_wr_data:    IN  std_logic_vector(31 DOWNTO 0);
193)             i_wr_en:      IN  std_logic_vector( 3 DOWNTO 0);
194)             pin_o_nrst:   OUT std_logic;
195)             pin_i_rx_clk: IN  std_logic;
196)             pin_i_rxd:    IN  std_logic_vector(4 DOWNTO 0);
197)             pin_i_rx_dv:  IN  std_logic;
198)             pin_i_crs:    IN  std_logic;
199)             pin_i_col:    IN  std_logic;
200)             pin_i_tx_clk: IN  std_logic;
201)             pin_o_txd:    OUT std_logic_vector(3 DOWNTO 0);
202)             pin_o_tx_en:  OUT std_logic
203)         );
204)     END COMPONENT e_io_eth;
205) 

206)     COMPONENT e_io_cyc_cnt IS
207)         PORT (

208)             rst:       IN  std_logic;
209)             clk:       IN  std_logic;
210)             o_rd_data: OUT std_logic_vector(31 DOWNTO 0);
211)             i_wr_data: IN  std_logic_vector(31 DOWNTO 0);
212)             i_wr_en:   IN  std_logic

213)         );
214)     END COMPONENT e_io_cyc_cnt;
215) 

216) BEGIN
217) 
218)     core: e_mips_core
219)         PORT MAP (
220)             rst            => rst,
221)             clk            => clk,

222)             i_stall        => '0',

223)             o_instr_addr   => s_instr_addr,
224)             i_instr_data   => s_instr_data,

225)             o_data_addr    => s_dbus_addr,
226)             i_data_rd_data => s_dbus_rd_data,
227)             o_data_wr_data => s_dbus_wr_data,
228)             o_data_wr_en   => s_dbus_wr_en

229)         );
230) 

231)     instr: e_rom

232)         GENERIC MAP (

233)             addr_width => c_instr_addr_width - 2

234)         )
235)         PORT MAP (
236)             clk    => clk,

237)             i_addr => s_instr_addr(c_instr_addr_width - 1 DOWNTO 2),

238)             o_data => s_instr_data

239)         );
240) 

241)     p_dbus: PROCESS(s_dbus_addr, s_dbus_wr_data, s_dbus_wr_en,
242)                     s_data_rd_data,

243)                     s_leds_rd_data,

244)                     s_lcd_rd_data,

245)                     s_switches_rd_data,

246)                     s_uart_rd_data,

247)                     s_eth_rd_data,

248)                     s_cyc_cnt_rd_data)
249)         VARIABLE v_wr_en_word: std_logic;

250)     BEGIN

251)         v_wr_en_word := s_dbus_wr_en(0) AND s_dbus_wr_en(1) AND
252)                         s_dbus_wr_en(2) AND s_dbus_wr_en(3);

253)         s_dbus_rd_data <= (OTHERS => '0');
254)         s_data_addr    <= (OTHERS => '0');
255)         s_data_wr_data <= (OTHERS => '0');
256)         s_data_wr_en   <= (OTHERS => '0');
257)         s_leds_wr_data <= (OTHERS => '0');
258)         s_leds_wr_en   <= '0';

259)         s_lcd_wr_data <= (OTHERS => '0');
260)         s_lcd_wr_en   <= (OTHERS => '0');

261)         s_switches_addr <= (OTHERS => '0');

262)         s_uart_addr    <= (OTHERS => '0');
263)         s_uart_wr_data <= (OTHERS => '0');
264)         s_uart_wr_en   <= (OTHERS => '0');

265)         s_eth_addr    <= (OTHERS => '0');
266)         s_eth_wr_data <= (OTHERS => '0');
267)         s_eth_wr_en   <= (OTHERS => '0');

268)         s_cyc_cnt_wr_data <= (OTHERS => '0');
269)         s_cyc_cnt_wr_en   <= '0';

270)         IF s_dbus_addr(31) = '0' THEN
271)             s_dbus_rd_data <= s_data_rd_data;
272)             s_data_addr    <= s_dbus_addr;
273)             s_data_wr_data <= s_dbus_wr_data;
274)             s_data_wr_en   <= s_dbus_wr_en;

275)         ELSIF s_dbus_addr(31 DOWNTO 16) = X"8000" THEN
276)             CASE s_dbus_addr(15 DOWNTO 8) IS
277)                 WHEN X"00" =>
278)                     s_dbus_rd_data <= X"000000" & s_leds_rd_data;
279)                     s_leds_wr_data <= s_dbus_wr_data(7 DOWNTO 0);
280)                     s_leds_wr_en   <= s_dbus_wr_en(0);

281)                 WHEN X"01" =>
282)                     s_dbus_rd_data <= s_lcd_rd_data;
283)                     s_lcd_wr_data  <= s_dbus_wr_data;
284)                     s_lcd_wr_en    <= s_dbus_wr_en;

285)                 WHEN X"02" =>
286)                     s_dbus_rd_data  <= s_switches_rd_data;
287)                     s_switches_addr <= s_dbus_addr(2 DOWNTO 0);

288)                 WHEN X"03" =>
289)                     s_dbus_rd_data <= s_uart_rd_data;
290)                     s_uart_addr    <= s_dbus_addr(3 DOWNTO 0);
291)                     s_uart_wr_data <= s_dbus_wr_data;
292)                     s_uart_wr_en   <= s_dbus_wr_en;

293)                 WHEN X"04" =>
294)                     s_dbus_rd_data <= s_eth_rd_data;
295)                     s_eth_addr     <= s_dbus_addr(3 DOWNTO 0);
296)                     s_eth_wr_data  <= s_dbus_wr_data;
297)                     s_eth_wr_en    <= s_dbus_wr_en;

298)                 WHEN X"10" =>
299)                     s_dbus_rd_data    <= s_cyc_cnt_rd_data;
300)                     s_cyc_cnt_wr_data <= s_dbus_wr_data;
301)                     s_cyc_cnt_wr_en   <= v_wr_en_word;
302)                 WHEN OTHERS => NULL;
303)             END CASE;

304)         END IF;
305)     END PROCESS p_dbus;
306) 

307)     data_0: e_ram_0
308)         GENERIC MAP (

309)             addr_width => c_data_addr_width - 2

310)         )
311)         PORT MAP (
312)             clk       => clk,

313)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

314)             o_rd_data => s_data_rd_data(7 DOWNTO 0),
315)             i_wr_data => s_data_wr_data(7 DOWNTO 0),
316)             i_wr_en   => s_data_wr_en(0)
317)         );
318) 
319)     data_1: e_ram_1
320)         GENERIC MAP (

321)             addr_width => c_data_addr_width - 2

322)         )
323)         PORT MAP (
324)             clk       => clk,

325)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

326)             o_rd_data => s_data_rd_data(15 DOWNTO 8),
327)             i_wr_data => s_data_wr_data(15 DOWNTO 8),
328)             i_wr_en   => s_data_wr_en(1)
329)         );
330) 
331)     data_2: e_ram_2
332)         GENERIC MAP (

333)             addr_width => c_data_addr_width - 2

334)         )
335)         PORT MAP (
336)             clk       => clk,

337)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

338)             o_rd_data => s_data_rd_data(23 DOWNTO 16),
339)             i_wr_data => s_data_wr_data(23 DOWNTO 16),
340)             i_wr_en   => s_data_wr_en(2)
341)         );
342) 
343)     data_3: e_ram_3
344)         GENERIC MAP (

345)             addr_width => c_data_addr_width - 2

346)         )
347)         PORT MAP (
348)             clk       => clk,

349)             i_addr    => s_data_addr(c_data_addr_width - 1 DOWNTO 2),

350)             o_rd_data => s_data_rd_data(31 DOWNTO 24),
351)             i_wr_data => s_data_wr_data(31 DOWNTO 24),
352)             i_wr_en   => s_data_wr_en(3)
353)         );

354) 

355)     leds: e_io_leds
356)         PORT MAP (
357)             rst        => rst,
358)             clk        => clk,
359)             o_rd_data  => s_leds_rd_data,
360)             i_wr_data  => s_leds_wr_data,
361)             i_wr_en    => s_leds_wr_en,
362)             pin_o_leds => pin_o_leds
363)         );

364) 

365)     lcd: e_io_lcd
366)         PORT MAP (
367)             rst       => rst,
368)             clk       => clk,
369)             o_rd_data => s_lcd_rd_data,
370)             i_wr_data => s_lcd_wr_data,
371)             i_wr_en   => s_lcd_wr_en,
372)             pin_o_lcd => pin_o_lcd
373)         );
374) 

375)     switches: e_io_switches
376)         PORT MAP (
377)             rst            => rst,
378)             clk            => clk,
379)             i_addr         => s_switches_addr(2 DOWNTO 2),
380)             o_rd_data      => s_switches_rd_data,
381)             pin_i_switches => pin_i_switches
382)         );
383) 

384)     uart: e_io_uart
385)         PORT MAP (
386)             rst       => rst,
387)             clk       => clk,
388)             i_addr    => s_uart_addr(3 DOWNTO 2),
389)             o_rd_data => s_uart_rd_data,
390)             i_wr_data => s_uart_wr_data,
391)             i_wr_en   => s_uart_wr_en,

392)             pin_i_rx  => pin_i_uart_rx,

393)             pin_o_tx  => pin_o_uart_tx
394)         );
395) 

396)     eth: e_io_eth
397)         PORT MAP (
398)             rst          => rst,
399)             clk          => clk,
400)             i_addr       => s_eth_addr(3 DOWNTO 2),
401)             o_rd_data    => s_eth_rd_data,
402)             i_wr_data    => s_eth_wr_data,
403)             i_wr_en      => s_eth_wr_en,
404)             pin_o_nrst   => pin_o_eth_nrst,
405)             pin_i_rx_clk => pin_i_eth_rx_clk,
406)             pin_i_rxd    => pin_i_eth_rxd,
407)             pin_i_rx_dv  => pin_i_eth_rx_dv,
408)             pin_i_crs    => pin_i_eth_crs,
409)             pin_i_col    => pin_i_eth_col,
410)             pin_i_tx_clk => pin_i_eth_tx_clk,
411)             pin_o_txd    => pin_o_eth_txd,
412)             pin_o_tx_en  => pin_o_eth_tx_en
413)         );
414) 

415)     cyc_cnt: e_io_cyc_cnt
416)         PORT MAP (

417)             rst       => rst,
418)             clk       => clk,
419)             o_rd_data => s_cyc_cnt_rd_data,
420)             i_wr_data => s_cyc_cnt_wr_data,
421)             i_wr_en   => s_cyc_cnt_wr_en

422)         );
423)