mips_sys

1) LIBRARY ieee;
2) USE ieee.std_logic_1164.all;
3) USE ieee.numeric_std.all;
4) USE work.mips_types.all;
5) 
6) ENTITY e_mips_core IS
7)     PORT (

8)         rst:            IN  std_logic;
9)         clk:            IN  std_logic;
10)         o_instr_addr:   OUT std_logic_vector(31 DOWNTO 0);
11)         i_instr_data:   IN  std_logic_vector(31 DOWNTO 0);
12)         o_data_addr:    OUT std_logic_vector(31 DOWNTO 0);
13)         i_data_rd_data: IN  std_logic_vector(31 DOWNTO 0);
14)         o_data_wr_data: OUT std_logic_vector(31 DOWNTO 0);
15)         o_data_wr_en:   OUT std_logic_vector( 3 DOWNTO 0)

16)     );
17) END ENTITY e_mips_core;
18) 
19) ARCHITECTURE a_mips_core OF e_mips_core IS
20) 

21)     SIGNAL r_pc: std_logic_vector(31 DOWNTO 0);
22)     SIGNAL n_pc: std_logic_vector(31 DOWNTO 0);
23) 

24)     SIGNAL s_instr: std_logic_vector(31 DOWNTO 0);

25) 

26)     SIGNAL n_reg_s:  std_logic_vector( 4 DOWNTO 0);
27)     SIGNAL n_reg_t:  std_logic_vector( 4 DOWNTO 0);
28)     SIGNAL n_reg_d:  std_logic_vector( 4 DOWNTO 0);
29)     SIGNAL n_imm_a:  std_logic_vector( 4 DOWNTO 0);
30)     SIGNAL n_imm_16: std_logic_vector(15 DOWNTO 0);
31)     SIGNAL n_imm_26: std_logic_vector(25 DOWNTO 0);
32)     SIGNAL n_op:     t_op;
33)     SIGNAL n_link:   t_link;
34)     SIGNAL n_cmp:    t_cmp;
35)     SIGNAL n_alu:    t_alu;
36)     SIGNAL n_imm:    t_imm;

37)     SIGNAL n_ldst:   t_ldst;

38) 
39)     SIGNAL r_reg_s:  std_logic_vector( 4 DOWNTO 0);
40)     SIGNAL r_reg_t:  std_logic_vector( 4 DOWNTO 0);
41)     SIGNAL r_reg_d:  std_logic_vector( 4 DOWNTO 0);
42)     SIGNAL r_imm_a:  std_logic_vector( 4 DOWNTO 0);
43)     SIGNAL r_imm_16: std_logic_vector(15 DOWNTO 0);
44)     SIGNAL r_imm_26: std_logic_vector(25 DOWNTO 0);
45)     SIGNAL r_op:     t_op;
46)     SIGNAL r_link:   t_link;
47)     SIGNAL r_cmp:    t_cmp;
48)     SIGNAL r_alu:    t_alu;
49)     SIGNAL r_imm:    t_imm;

50)     SIGNAL r_ldst:   t_ldst;

51) 

52)     SIGNAL s_val_s: std_logic_vector(31 DOWNTO 0);
53)     SIGNAL s_val_t: std_logic_vector(31 DOWNTO 0);

54) 

55)     SIGNAL s_alu_op1: std_logic_vector(31 DOWNTO 0);
56)     SIGNAL s_alu_op2: std_logic_vector(31 DOWNTO 0);
57)     SIGNAL s_alu_res: std_logic_vector(31 DOWNTO 0);
58) 
59)     SIGNAL s_cmp_op1: std_logic_vector(31 DOWNTO 0);
60)     SIGNAL s_cmp_op2: std_logic_vector(31 DOWNTO 0);
61)     SIGNAL s_cmp_res: std_logic;

62) 

63)     SIGNAL s_reg_wr_no:   std_logic_vector( 4 DOWNTO 0);
64)     SIGNAL s_reg_wr_data: std_logic_vector(31 DOWNTO 0);
65)     SIGNAL s_reg_wr_en:   std_logic;
66) 

67)     SIGNAL s_data_addr:     std_logic_vector(31 DOWNTO 0);
68)     SIGNAL r_data_addr_dly: std_logic_vector(31 DOWNTO 0);
69)     SIGNAL r_data_ldst_dly: t_ldst;
70) 

71)     COMPONENT e_mips_decoder IS
72)         PORT (
73)             i_instr:  IN  std_logic_vector(31 DOWNTO 0);

74)             o_reg_s:  OUT std_logic_vector( 4 DOWNTO 0);
75)             o_reg_t:  OUT std_logic_vector( 4 DOWNTO 0);
76)             o_reg_d:  OUT std_logic_vector( 4 DOWNTO 0);

77)             o_imm_a:  OUT std_logic_vector( 4 DOWNTO 0);
78)             o_imm_16: OUT std_logic_vector(15 DOWNTO 0);
79)             o_imm_26: OUT std_logic_vector(25 DOWNTO 0);
80)             o_op:     OUT t_op;
81)             o_link:   OUT t_link;
82)             o_cmp:    OUT t_cmp;
83)             o_alu:    OUT t_alu;

84)             o_imm:    OUT t_imm;
85)             o_ldst:   OUT t_ldst

86)         );
87)     END COMPONENT e_mips_decoder;
88) 

89)     COMPONENT e_mips_regs IS
90)         PORT (
91)             rst:         IN  std_logic;
92)             clk:         IN  std_logic;
93)             i_rd_a_no:   IN  std_logic_vector( 4 DOWNTO 0);
94)             o_rd_a_data: OUT std_logic_vector(31 DOWNTO 0);
95)             i_rd_b_no:   IN  std_logic_vector( 4 DOWNTO 0);
96)             o_rd_b_data: OUT std_logic_vector(31 DOWNTO 0);
97)             i_wr_no:     IN  std_logic_vector( 4 DOWNTO 0);
98)             i_wr_data:   IN  std_logic_vector(31 DOWNTO 0);
99)             i_wr_en:     IN  std_logic
100)         );
101)     END COMPONENT e_mips_regs;
102) 

103)     COMPONENT e_mips_alu IS
104)         PORT (
105)             i_alu: IN  t_alu;
106)             i_op1: IN  std_logic_vector(31 DOWNTO 0);
107)             i_op2: IN  std_logic_vector(31 DOWNTO 0);
108)             o_res: OUT std_logic_vector(31 DOWNTO 0)
109)         );
110)     END COMPONENT e_mips_alu;
111) 

112)     COMPONENT e_mips_cmp IS
113)         PORT (
114)             i_cmp: IN  t_cmp;
115)             i_op1: IN  std_logic_vector(31 DOWNTO 0);
116)             i_op2: IN  std_logic_vector(31 DOWNTO 0);
117)             o_res: OUT std_logic
118)         );
119)     END COMPONENT e_mips_cmp;
120) 

121) BEGIN
122) 
123)     decoder: e_mips_decoder
124)         PORT MAP (

125)             i_instr  => s_instr,
126)             o_reg_s  => n_reg_s,
127)             o_reg_t  => n_reg_t,
128)             o_reg_d  => n_reg_d,
129)             o_imm_a  => n_imm_a,
130)             o_imm_16 => n_imm_16,
131)             o_imm_26 => n_imm_26,
132)             o_op     => n_op,
133)             o_link   => n_link,
134)             o_cmp    => n_cmp,
135)             o_alu    => n_alu,

136)             o_imm    => n_imm,
137)             o_ldst   => n_ldst

138)         );
139) 

140)     regs: e_mips_regs
141)         PORT MAP (
142)             rst         => rst,
143)             clk         => clk,

144)             i_rd_a_no   => r_reg_s,

145)             o_rd_a_data => s_val_s,

146)             i_rd_b_no   => r_reg_t,

147)             o_rd_b_data => s_val_t,
148)             i_wr_no     => s_reg_wr_no,
149)             i_wr_data   => s_reg_wr_data,
150)             i_wr_en     => s_reg_wr_en

151)         );

152) 
153)     alu: e_mips_alu
154)         PORT MAP (

155)             i_alu => r_alu,

156)             i_op1 => s_alu_op1,
157)             i_op2 => s_alu_op2,
158)             o_res => s_alu_res
159)         );
160) 
161)     cmp: e_mips_cmp
162)         PORT MAP (

163)             i_cmp => r_cmp,

164)             i_op1 => s_cmp_op1,
165)             i_op2 => s_cmp_op2,
166)             o_res => s_cmp_res

167)         );
168) 

169)     p_sync_pc: PROCESS(rst, clk)
170)     BEGIN
171)         IF rst = '1' THEN
172)             r_pc <= (OTHERS => '0');
173)         ELSIF rising_edge(clk) THEN
174)             r_pc <= n_pc;
175)         END IF;
176)     END PROCESS p_sync_pc;
177) 
178)     p_fetch: PROCESS(n_pc, i_instr_data)
179)     BEGIN
180)         o_instr_addr <= n_pc;
181)         s_instr      <= i_instr_data;
182)     END PROCESS p_fetch;
183) 
184)     p_dec2ex: PROCESS(rst, clk)

185)     BEGIN
186)         IF rst = '1' THEN

187)             r_reg_s  <= (OTHERS => '0');
188)             r_reg_t  <= (OTHERS => '0');
189)             r_reg_d  <= (OTHERS => '0');
190)             r_imm_a  <= (OTHERS => '0');
191)             r_imm_16 <= (OTHERS => '0');
192)             r_imm_26 <= (OTHERS => '0');
193)             r_op     <= op_none;
194)             r_link   <= link_none;
195)             r_cmp    <= cmp_none;
196)             r_alu    <= alu_none;
197)             r_imm    <= imm_none;

198)             r_ldst   <= ldst_none;

199)         ELSIF rising_edge(clk) THEN

200)             r_reg_s  <= n_reg_s;
201)             r_reg_t  <= n_reg_t;
202)             r_reg_d  <= n_reg_d;
203)             r_imm_a  <= n_imm_a;
204)             r_imm_16 <= n_imm_16;
205)             r_imm_26 <= n_imm_26;
206)             r_op     <= n_op;
207)             r_link   <= n_link;
208)             r_cmp    <= n_cmp;
209)             r_alu    <= n_alu;
210)             r_imm    <= n_imm;

211)             r_ldst   <= n_ldst;

212)         END IF;

213)     END PROCESS p_dec2ex;

214) 

215)     p_alu_in: PROCESS(r_op, r_imm, s_val_s, s_val_t, r_imm_a, r_imm_16)

216)     BEGIN

217)         s_alu_op1 <= (OTHERS => '0');
218)         s_alu_op2 <= (OTHERS => '0');

219)         IF r_op = op_alu THEN
220)             CASE r_imm IS

221)                 WHEN imm_none =>

222)                     s_alu_op1 <= s_val_s;
223)                     s_alu_op2 <= s_val_t;

224)                 WHEN imm_a =>

225)                     s_alu_op1(4 DOWNTO 0) <= r_imm_a;

226)                     s_alu_op2 <= s_val_t;

227)                 WHEN imm_16se =>

228)                     s_alu_op1 <= s_val_s;

229)                     s_alu_op2(15 DOWNTO 0) <= r_imm_16;

230)                     s_alu_op2(31 DOWNTO 16) <= (OTHERS => r_imm_16(15));

231)                 WHEN imm_16ze =>

232)                     s_alu_op1 <= s_val_s;

233)                     s_alu_op2(15 DOWNTO 0) <= r_imm_16;

234)                 WHEN OTHERS => NULL;
235)             END CASE;
236)         END IF;
237)     END PROCESS p_alu_in;
238) 

239)     p_cmp_in: PROCESS(r_op, s_val_s, s_val_t)

240)     BEGIN
241)         s_cmp_op1 <= (OTHERS => '0');
242)         s_cmp_op2 <= (OTHERS => '0');

243)         IF r_op = op_j THEN

244)             s_cmp_op1 <= s_val_s;
245)             s_cmp_op2 <= s_val_t;
246)         END IF;
247)     END PROCESS p_cmp_in;
248) 

249)     p_reg_wr: PROCESS(r_op, r_imm, r_reg_t, r_reg_d, s_alu_res)

250)     BEGIN
251)         s_reg_wr_no   <= (OTHERS => '0');
252)         s_reg_wr_data <= (OTHERS => '0');
253)         s_reg_wr_en   <= '0';

254)         IF r_op = op_alu THEN
255)             CASE r_imm IS

256)                 WHEN imm_none | imm_a =>

257)                     s_reg_wr_no   <= r_reg_d;

258)                     s_reg_wr_data <= s_alu_res;

259)                     s_reg_wr_en   <= '1';
260)                 WHEN imm_16se | imm_16ze =>

261)                     s_reg_wr_no   <= r_reg_t;

262)                     s_reg_wr_data <= s_alu_res;

263)                     s_reg_wr_en   <= '1';
264)                 WHEN OTHERS => NULL;
265)             END CASE;
266)         END IF;
267)     END PROCESS p_reg_wr;
268) 

269)     p_next_pc: PROCESS(r_pc, r_op, r_imm, s_cmp_res, r_imm_16, r_imm_26)

270)         VARIABLE v_pc:  signed(31 DOWNTO 0);
271)         VARIABLE v_rel: signed(17 DOWNTO 0);
272)     BEGIN

273)         IF r_op = op_j AND s_cmp_res = '1' THEN
274)             IF r_imm = imm_26 THEN
275)                 n_pc <= r_pc(31 DOWNTO 28) & r_imm_26 & "00";
276)             ELSE
277)                 n_pc <= std_logic_vector(signed(r_pc) +
278)                                          signed(r_imm_16 & "00"));

279)             END IF;

280)         ELSE
281)             n_pc <= std_logic_vector(signed(r_pc) + to_signed(4, 32));

282)         END IF;
283)     END PROCESS p_next_pc;
284) 

285)     p_data_addr: PROCESS(r_op, s_val_s, r_imm_16)
286)         VARIABLE v_ofs: signed(31 DOWNTO 0);
287)         VARIABLE v_addr: signed(31 DOWNTO 0);
288)     BEGIN
289)         s_data_addr <= (OTHERS => '0');
290)         IF r_op = op_l OR r_op = op_s THEN
291)             v_ofs(15 DOWNTO 0)  := signed(r_imm_16);
292)             v_ofs(31 DOWNTO 16) := (OTHERS => r_imm_16(15));
293)             v_addr              := signed(s_val_s) + v_ofs;
294)             s_data_addr         <= std_logic_vector(v_addr);
295)         END IF;
296)     END PROCESS p_data_addr;
297) 
298)     o_data_addr <= s_data_addr(31 DOWNTO 2) & "00";
299) 
300)     p_data_wr: PROCESS(r_op, r_ldst, s_data_addr, s_val_t)
301)         VARIABLE v_ofs: signed(31 DOWNTO 0);
302)         VARIABLE v_addr: signed(31 DOWNTO 0);
303)     BEGIN
304)         o_data_wr_data <= (OTHERS => '0');
305)         o_data_wr_en   <= "0000";
306)         IF r_op = op_s THEN
307)             CASE r_ldst IS
308)                 WHEN ldst_b =>
309)                     CASE s_data_addr(1 DOWNTO 0) IS
310)                         WHEN "00" =>
311)                             o_data_wr_data( 7 DOWNTO  0) <= s_val_t(7 DOWNTO 0);
312)                             o_data_wr_en                 <= "0001";
313)                         WHEN "01" =>
314)                             o_data_wr_data(15 DOWNTO  8) <= s_val_t(7 DOWNTO 0);
315)                             o_data_wr_en                 <= "0010";
316)                         WHEN "10" =>
317)                             o_data_wr_data(23 DOWNTO 16) <= s_val_t(7 DOWNTO 0);
318)                             o_data_wr_en                 <= "0100";
319)                         WHEN "11" =>
320)                             o_data_wr_data(31 DOWNTO 24) <= s_val_t(7 DOWNTO 0);
321)                             o_data_wr_en                 <= "1000";
322)                         WHEN OTHERS => NULL;
323)                     END CASE;
324)                 WHEN ldst_h =>
325)                     CASE s_data_addr(1 DOWNTO 1) IS
326)                         WHEN "0" =>
327)                             o_data_wr_data(15 DOWNTO  0) <= s_val_t(15 DOWNTO 0);
328)                             o_data_wr_en                 <= "0011";
329)                         WHEN "1" =>
330)                             o_data_wr_data(31 DOWNTO 16) <= s_val_t(15 DOWNTO 0);
331)                             o_data_wr_en                 <= "1100";
332)                         WHEN OTHERS => NULL;
333)                     END CASE;
334)                 WHEN ldst_w =>
335)                     o_data_wr_data <= s_val_t;
336)                     o_data_wr_en   <= "1111";
337)                 WHEN OTHERS => NULL;
338)             END CASE;
339)         END IF;
340)     END PROCESS p_data_wr;

341)