mips_sys

1) LIBRARY ieee;
2) USE ieee.std_logic_1164.all;
3) USE ieee.numeric_std.all;
4) USE work.mips_types.all;
5) 
6) ENTITY e_mips_core IS
7)     PORT (

8)         rst:            IN  std_logic;
9)         clk:            IN  std_logic;

10)         i_stall:        IN  std_logic;

11)         o_instr_addr:   OUT std_logic_vector(31 DOWNTO 0);
12)         i_instr_data:   IN  std_logic_vector(31 DOWNTO 0);
13)         o_data_addr:    OUT std_logic_vector(31 DOWNTO 0);
14)         i_data_rd_data: IN  std_logic_vector(31 DOWNTO 0);
15)         o_data_wr_data: OUT std_logic_vector(31 DOWNTO 0);
16)         o_data_wr_en:   OUT std_logic_vector( 3 DOWNTO 0)

17)     );
18) END ENTITY e_mips_core;
19) 
20) ARCHITECTURE a_mips_core OF e_mips_core IS
21) 

22)     SIGNAL s_stall:         std_logic;
23)     SIGNAL s_stall_data_rd: std_logic;
24) 

25)     SIGNAL r_pc: std_logic_vector(31 DOWNTO 0);
26)     SIGNAL n_pc: std_logic_vector(31 DOWNTO 0);
27) 

28)     SIGNAL s_instr: std_logic_vector(31 DOWNTO 0);

29) 

30)     SIGNAL n_reg_s:  std_logic_vector( 4 DOWNTO 0);
31)     SIGNAL n_reg_t:  std_logic_vector( 4 DOWNTO 0);
32)     SIGNAL n_reg_d:  std_logic_vector( 4 DOWNTO 0);
33)     SIGNAL n_imm_a:  std_logic_vector( 4 DOWNTO 0);
34)     SIGNAL n_imm_16: std_logic_vector(15 DOWNTO 0);
35)     SIGNAL n_imm_26: std_logic_vector(25 DOWNTO 0);
36)     SIGNAL n_op:     t_op;
37)     SIGNAL n_link:   t_link;
38)     SIGNAL n_cmp:    t_cmp;
39)     SIGNAL n_alu:    t_alu;
40)     SIGNAL n_imm:    t_imm;

41)     SIGNAL n_ldst:   t_ldst;

42) 
43)     SIGNAL r_reg_s:  std_logic_vector( 4 DOWNTO 0);
44)     SIGNAL r_reg_t:  std_logic_vector( 4 DOWNTO 0);
45)     SIGNAL r_reg_d:  std_logic_vector( 4 DOWNTO 0);
46)     SIGNAL r_imm_a:  std_logic_vector( 4 DOWNTO 0);
47)     SIGNAL r_imm_16: std_logic_vector(15 DOWNTO 0);
48)     SIGNAL r_imm_26: std_logic_vector(25 DOWNTO 0);
49)     SIGNAL r_op:     t_op;
50)     SIGNAL r_link:   t_link;
51)     SIGNAL r_cmp:    t_cmp;
52)     SIGNAL r_alu:    t_alu;
53)     SIGNAL r_imm:    t_imm;

54)     SIGNAL r_ldst:   t_ldst;

55) 

56)     SIGNAL s_val_s: std_logic_vector(31 DOWNTO 0);
57)     SIGNAL s_val_t: std_logic_vector(31 DOWNTO 0);

58) 

59)     SIGNAL s_alu_op1: std_logic_vector(31 DOWNTO 0);
60)     SIGNAL s_alu_op2: std_logic_vector(31 DOWNTO 0);
61)     SIGNAL s_alu_res: std_logic_vector(31 DOWNTO 0);
62) 
63)     SIGNAL s_cmp_op1: std_logic_vector(31 DOWNTO 0);
64)     SIGNAL s_cmp_op2: std_logic_vector(31 DOWNTO 0);
65)     SIGNAL s_cmp_res: std_logic;

66) 

67)     SIGNAL s_reg_wr_alu_no:   std_logic_vector( 4 DOWNTO 0);
68)     SIGNAL s_reg_wr_alu_data: std_logic_vector(31 DOWNTO 0);
69)     SIGNAL s_reg_wr_alu_en:   std_logic;
70) 
71)     SIGNAL s_reg_wr_data_no:   std_logic_vector( 4 DOWNTO 0);
72)     SIGNAL s_reg_wr_data_data: std_logic_vector(31 DOWNTO 0);
73)     SIGNAL s_reg_wr_data_en:   std_logic;
74) 

75)     SIGNAL s_reg_wr_hi_lo_no:   std_logic_vector( 4 DOWNTO 0);
76)     SIGNAL s_reg_wr_hi_lo_data: std_logic_vector(31 DOWNTO 0);
77)     SIGNAL s_reg_wr_hi_lo_en:   std_logic;
78) 

79)     SIGNAL s_reg_wr_link_no:   std_logic_vector( 4 DOWNTO 0);
80)     SIGNAL s_reg_wr_link_data: std_logic_vector(31 DOWNTO 0);
81)     SIGNAL s_reg_wr_link_en:   std_logic;
82) 

83)     SIGNAL s_reg_wr_no:   std_logic_vector( 4 DOWNTO 0);
84)     SIGNAL s_reg_wr_data: std_logic_vector(31 DOWNTO 0);
85)     SIGNAL s_reg_wr_en:   std_logic;
86) 

87)     SIGNAL s_data_addr: std_logic_vector(31 DOWNTO 0);
88) 
89)     TYPE t_data_rd IS (data_rd_idle, data_rd_read);
90)     SIGNAL n_data_rd: t_data_rd;

91)     SIGNAL r_data_rd: t_data_rd;

92) 

93)     SIGNAL n_reg_lo: std_logic_vector(31 DOWNTO 0);
94)     SIGNAL n_reg_hi: std_logic_vector(31 DOWNTO 0);
95)     SIGNAL r_reg_lo: std_logic_vector(31 DOWNTO 0);
96)     SIGNAL r_reg_hi: std_logic_vector(31 DOWNTO 0);
97) 

98)     SIGNAL s_mul_signed: std_logic;
99)     SIGNAL s_mul_start:  std_logic;
100)     SIGNAL s_mul_busy:   std_logic;
101)     SIGNAL s_mul_res:    std_logic_vector(63 DOWNTO 0);

102) 

103)     SIGNAL s_div_signed: std_logic;
104)     SIGNAL s_div_start:  std_logic;
105)     SIGNAL s_div_busy:   std_logic;
106)     SIGNAL s_div_res:    std_logic_vector(31 DOWNTO 0);
107)     SIGNAL s_div_rem:    std_logic_vector(31 DOWNTO 0);
108) 

109)     COMPONENT e_mips_decoder IS
110)         PORT (
111)             i_instr:  IN  std_logic_vector(31 DOWNTO 0);

112)             o_reg_s:  OUT std_logic_vector( 4 DOWNTO 0);
113)             o_reg_t:  OUT std_logic_vector( 4 DOWNTO 0);
114)             o_reg_d:  OUT std_logic_vector( 4 DOWNTO 0);

115)             o_imm_a:  OUT std_logic_vector( 4 DOWNTO 0);
116)             o_imm_16: OUT std_logic_vector(15 DOWNTO 0);
117)             o_imm_26: OUT std_logic_vector(25 DOWNTO 0);
118)             o_op:     OUT t_op;
119)             o_link:   OUT t_link;
120)             o_cmp:    OUT t_cmp;
121)             o_alu:    OUT t_alu;

122)             o_imm:    OUT t_imm;
123)             o_ldst:   OUT t_ldst

124)         );
125)     END COMPONENT e_mips_decoder;
126) 

127)     COMPONENT e_mips_regs IS
128)         PORT (
129)             rst:         IN  std_logic;
130)             clk:         IN  std_logic;
131)             i_rd_a_no:   IN  std_logic_vector( 4 DOWNTO 0);
132)             o_rd_a_data: OUT std_logic_vector(31 DOWNTO 0);
133)             i_rd_b_no:   IN  std_logic_vector( 4 DOWNTO 0);
134)             o_rd_b_data: OUT std_logic_vector(31 DOWNTO 0);
135)             i_wr_no:     IN  std_logic_vector( 4 DOWNTO 0);
136)             i_wr_data:   IN  std_logic_vector(31 DOWNTO 0);
137)             i_wr_en:     IN  std_logic
138)         );
139)     END COMPONENT e_mips_regs;
140) 

141)     COMPONENT e_mips_alu IS
142)         PORT (
143)             i_alu: IN  t_alu;
144)             i_op1: IN  std_logic_vector(31 DOWNTO 0);
145)             i_op2: IN  std_logic_vector(31 DOWNTO 0);
146)             o_res: OUT std_logic_vector(31 DOWNTO 0)
147)         );
148)     END COMPONENT e_mips_alu;
149) 

150)     COMPONENT e_mips_cmp IS
151)         PORT (
152)             i_cmp: IN  t_cmp;
153)             i_op1: IN  std_logic_vector(31 DOWNTO 0);
154)             i_op2: IN  std_logic_vector(31 DOWNTO 0);
155)             o_res: OUT std_logic
156)         );
157)     END COMPONENT e_mips_cmp;
158) 

159)     COMPONENT e_mips_mul IS
160)         PORT (
161)             rst:      IN  std_logic;
162)             clk:      IN  std_logic;
163)             i_a:      IN  std_logic_vector(31 DOWNTO 0);
164)             i_b:      IN  std_logic_vector(31 DOWNTO 0);
165)             i_signed: IN  std_logic;
166)             i_start:  IN  std_logic;
167)             o_busy:   OUT std_logic;
168)             o_res:    OUT std_logic_vector(63 DOWNTO 0)
169)         );
170)     END COMPONENT e_mips_mul;
171) 

172)     COMPONENT e_mips_div IS
173)         PORT (
174)             rst:      IN  std_logic;
175)             clk:      IN  std_logic;
176)             i_num:    IN  std_logic_vector(31 DOWNTO 0);
177)             i_denom:  IN  std_logic_vector(31 DOWNTO 0);
178)             i_signed: IN  std_logic;
179)             i_start:  IN  std_logic;
180)             o_busy:   OUT std_logic;
181)             o_res:    OUT std_logic_vector(31 DOWNTO 0);
182)             o_rem:    OUT std_logic_vector(31 DOWNTO 0)
183)         );
184)     END COMPONENT e_mips_div;
185) 

186) BEGIN
187) 

188)     s_stall <= i_stall OR s_stall_data_rd OR s_mul_busy OR s_div_busy;

189) 

190)     decoder: e_mips_decoder
191)         PORT MAP (

192)             i_instr  => s_instr,
193)             o_reg_s  => n_reg_s,
194)             o_reg_t  => n_reg_t,
195)             o_reg_d  => n_reg_d,
196)             o_imm_a  => n_imm_a,
197)             o_imm_16 => n_imm_16,
198)             o_imm_26 => n_imm_26,
199)             o_op     => n_op,
200)             o_link   => n_link,
201)             o_cmp    => n_cmp,
202)             o_alu    => n_alu,

203)             o_imm    => n_imm,
204)             o_ldst   => n_ldst

205)         );
206) 

207)     regs: e_mips_regs
208)         PORT MAP (
209)             rst         => rst,
210)             clk         => clk,

211)             i_rd_a_no   => r_reg_s,

212)             o_rd_a_data => s_val_s,

213)             i_rd_b_no   => r_reg_t,

214)             o_rd_b_data => s_val_t,
215)             i_wr_no     => s_reg_wr_no,
216)             i_wr_data   => s_reg_wr_data,
217)             i_wr_en     => s_reg_wr_en

218)         );

219) 
220)     alu: e_mips_alu
221)         PORT MAP (

222)             i_alu => r_alu,

223)             i_op1 => s_alu_op1,
224)             i_op2 => s_alu_op2,
225)             o_res => s_alu_res
226)         );
227) 
228)     cmp: e_mips_cmp
229)         PORT MAP (

230)             i_cmp => r_cmp,

231)             i_op1 => s_cmp_op1,
232)             i_op2 => s_cmp_op2,
233)             o_res => s_cmp_res

234)         );
235) 

236)     mul: e_mips_mul
237)         PORT MAP (
238)             rst      => rst,
239)             clk      => clk,
240)             i_a      => s_val_s,
241)             i_b      => s_val_t,
242)             i_signed => s_mul_signed,
243)             i_start  => s_mul_start,
244)             o_busy   => s_mul_busy,
245)             o_res    => s_mul_res
246)         );
247) 

248)     div: e_mips_div
249)         PORT MAP (
250)             rst      => rst,
251)             clk      => clk,
252)             i_num    => s_val_s,
253)             i_denom  => s_val_t,
254)             i_signed => s_div_signed,
255)             i_start  => s_div_start,
256)             o_busy   => s_div_busy,
257)             o_res    => s_div_res,
258)             o_rem    => s_div_rem
259)         );
260) 

261)     p_sync_pc: PROCESS(rst, clk)
262)     BEGIN
263)         IF rst = '1' THEN

264)             r_pc <= X"FFFFFFFC";

265)         ELSIF rising_edge(clk) THEN

266)             IF s_stall = '0' THEN
267)                 r_pc <= n_pc;
268)             END IF;

269)         END IF;
270)     END PROCESS p_sync_pc;
271) 

272)     p_fetch: PROCESS(s_stall, r_pc, n_pc, i_instr_data)

273)     BEGIN

274)         IF s_stall = '1' THEN
275)             o_instr_addr <= r_pc;
276)         ELSE
277)             o_instr_addr <= n_pc;
278)         END IF;

279)         s_instr      <= i_instr_data;
280)     END PROCESS p_fetch;
281) 

282)     p_sync_dec2ex: PROCESS(rst, clk)

283)     BEGIN
284)         IF rst = '1' THEN

285)             r_reg_s  <= (OTHERS => '0');
286)             r_reg_t  <= (OTHERS => '0');
287)             r_reg_d  <= (OTHERS => '0');
288)             r_imm_a  <= (OTHERS => '0');
289)             r_imm_16 <= (OTHERS => '0');
290)             r_imm_26 <= (OTHERS => '0');
291)             r_op     <= op_none;
292)             r_link   <= link_none;
293)             r_cmp    <= cmp_none;
294)             r_alu    <= alu_none;
295)             r_imm    <= imm_none;

296)             r_ldst   <= ldst_none;

297)         ELSIF rising_edge(clk) THEN

298)             IF s_stall = '0' THEN
299)                 r_reg_s  <= n_reg_s;
300)                 r_reg_t  <= n_reg_t;
301)                 r_reg_d  <= n_reg_d;
302)                 r_imm_a  <= n_imm_a;
303)                 r_imm_16 <= n_imm_16;
304)                 r_imm_26 <= n_imm_26;
305)                 r_op     <= n_op;
306)                 r_link   <= n_link;
307)                 r_cmp    <= n_cmp;
308)                 r_alu    <= n_alu;
309)                 r_imm    <= n_imm;
310)                 r_ldst   <= n_ldst;
311)             END IF;

312)         END IF;

313)     END PROCESS p_sync_dec2ex;

314) 

315)     p_alu_in: PROCESS(r_op, r_imm, s_val_s, s_val_t, r_imm_a, r_imm_16)

316)     BEGIN

317)         s_alu_op1 <= (OTHERS => '0');
318)         s_alu_op2 <= (OTHERS => '0');

319)         IF r_op = op_alu THEN
320)             CASE r_imm IS

321)                 WHEN imm_none =>

322)                     s_alu_op1 <= s_val_s;
323)                     s_alu_op2 <= s_val_t;

324)                 WHEN imm_a =>

325)                     s_alu_op1(4 DOWNTO 0) <= r_imm_a;

326)                     s_alu_op2 <= s_val_t;

327)                 WHEN imm_16se =>

328)                     s_alu_op1 <= s_val_s;

329)                     s_alu_op2(15 DOWNTO 0) <= r_imm_16;

330)                     s_alu_op2(31 DOWNTO 16) <= (OTHERS => r_imm_16(15));

331)                 WHEN imm_16ze =>

332)                     s_alu_op1 <= s_val_s;

333)                     s_alu_op2(15 DOWNTO 0) <= r_imm_16;

334)                 WHEN OTHERS => NULL;
335)             END CASE;
336)         END IF;
337)     END PROCESS p_alu_in;
338) 

339)     p_alu_out: PROCESS(r_op, r_imm, r_reg_t, r_reg_d, s_alu_res)
340)     BEGIN
341)         s_reg_wr_alu_no   <= (OTHERS => '0');
342)         s_reg_wr_alu_data <= (OTHERS => '0');
343)         s_reg_wr_alu_en   <= '0';
344)         IF r_op = op_alu THEN
345)             CASE r_imm IS
346)                 WHEN imm_none | imm_a =>
347)                     s_reg_wr_alu_no   <= r_reg_d;
348)                     s_reg_wr_alu_data <= s_alu_res;
349)                     s_reg_wr_alu_en   <= '1';
350)                 WHEN imm_16se | imm_16ze =>
351)                     s_reg_wr_alu_no   <= r_reg_t;
352)                     s_reg_wr_alu_data <= s_alu_res;
353)                     s_reg_wr_alu_en   <= '1';
354)                 WHEN OTHERS => NULL;
355)             END CASE;
356)         END IF;
357)     END PROCESS p_alu_out;
358) 

359)     p_cmp_in: PROCESS(r_op, s_val_s, s_val_t)

360)     BEGIN
361)         s_cmp_op1 <= (OTHERS => '0');
362)         s_cmp_op2 <= (OTHERS => '0');

363)         IF r_op = op_j THEN

364)             s_cmp_op1 <= s_val_s;
365)             s_cmp_op2 <= s_val_t;
366)         END IF;
367)     END PROCESS p_cmp_in;
368) 

369)     p_reg_wr: PROCESS(s_stall,
370)                       s_reg_wr_alu_no, s_reg_wr_alu_data, s_reg_wr_alu_en,

371)                       s_reg_wr_data_no, s_reg_wr_data_data, s_reg_wr_data_en,

372)                       s_reg_wr_hi_lo_no, s_reg_wr_hi_lo_data, s_reg_wr_hi_lo_en,
373)                       s_reg_wr_link_no, s_reg_wr_link_data, s_reg_wr_link_en)

374)     BEGIN
375)         s_reg_wr_no   <= (OTHERS => '0');
376)         s_reg_wr_data <= (OTHERS => '0');
377)         s_reg_wr_en   <= '0';

378)         IF s_stall = '0' THEN
379)             IF s_reg_wr_alu_en = '1' THEN
380)                 s_reg_wr_no   <= s_reg_wr_alu_no;
381)                 s_reg_wr_data <= s_reg_wr_alu_data;
382)                 s_reg_wr_en   <= '1';
383)             ELSIF s_reg_wr_data_en = '1' THEN
384)                 s_reg_wr_no   <= s_reg_wr_data_no;
385)                 s_reg_wr_data <= s_reg_wr_data_data;
386)                 s_reg_wr_en   <= '1';

387)             ELSIF s_reg_wr_hi_lo_en = '1' THEN
388)                 s_reg_wr_no   <= s_reg_wr_hi_lo_no;
389)                 s_reg_wr_data <= s_reg_wr_hi_lo_data;
390)                 s_reg_wr_en   <= '1';

391)             ELSIF s_reg_wr_link_en = '1' THEN
392)                 s_reg_wr_no   <= s_reg_wr_link_no;
393)                 s_reg_wr_data <= s_reg_wr_link_data;
394)                 s_reg_wr_en   <= '1';

395)             END IF;

396)         END IF;
397)     END PROCESS p_reg_wr;
398) 

399)     p_next_pc: PROCESS(r_pc, r_op, r_imm, s_cmp_res, r_imm_16, r_imm_26)

400)         VARIABLE v_pc:  signed(31 DOWNTO 0);
401)         VARIABLE v_rel: signed(17 DOWNTO 0);
402)     BEGIN

403)         IF r_op = op_j AND s_cmp_res = '1' THEN
404)             IF r_imm = imm_26 THEN
405)                 n_pc <= r_pc(31 DOWNTO 28) & r_imm_26 & "00";
406)             ELSE
407)                 n_pc <= std_logic_vector(signed(r_pc) +
408)                                          signed(r_imm_16 & "00"));

409)             END IF;

410)         ELSE
411)             n_pc <= std_logic_vector(signed(r_pc) + to_signed(4, 32));

412)         END IF;
413)     END PROCESS p_next_pc;
414) 

415)     p_data_addr: PROCESS(r_op, s_val_s, r_imm_16)
416)         VARIABLE v_ofs: signed(31 DOWNTO 0);
417)         VARIABLE v_addr: signed(31 DOWNTO 0);
418)     BEGIN
419)         s_data_addr <= (OTHERS => '0');
420)         IF r_op = op_l OR r_op = op_s THEN
421)             v_ofs(15 DOWNTO 0)  := signed(r_imm_16);
422)             v_ofs(31 DOWNTO 16) := (OTHERS => r_imm_16(15));
423)             v_addr              := signed(s_val_s) + v_ofs;
424)             s_data_addr         <= std_logic_vector(v_addr);
425)         END IF;
426)     END PROCESS p_data_addr;
427) 
428)     o_data_addr <= s_data_addr(31 DOWNTO 2) & "00";
429) 

430)     p_data_rd: PROCESS(r_data_rd, r_op, r_ldst, s_data_addr, r_reg_t, i_data_rd_data, s_val_t)

431)         VARIABLE v_b: std_logic_vector( 7 DOWNTO 0);
432)         VARIABLE v_h: std_logic_vector(15 DOWNTO 0);

433)         VARIABLE v_w: std_logic_vector(31 DOWNTO 0);

434)     BEGIN
435)         s_stall_data_rd    <= '0';
436)         n_data_rd          <= data_rd_idle;
437)         s_reg_wr_data_no   <= (OTHERS => '0');
438)         s_reg_wr_data_data <= (OTHERS => '0');
439)         s_reg_wr_data_en   <= '0';
440)         CASE r_data_rd IS
441)             WHEN data_rd_idle =>
442)                 IF r_op = op_l THEN
443)                     s_stall_data_rd <= '1';
444)                     n_data_rd <= data_rd_read;
445)                 END IF;
446)             WHEN data_rd_read =>
447)                 CASE r_ldst IS
448)                     WHEN ldst_b | ldst_bu =>
449)                         CASE s_data_addr(1 DOWNTO 0) IS
450)                             WHEN "00" => v_b := i_data_rd_data( 7 DOWNTO  0);
451)                             WHEN "01" => v_b := i_data_rd_data(15 DOWNTO  8);
452)                             WHEN "10" => v_b := i_data_rd_data(23 DOWNTO 16);
453)                             WHEN "11" => v_b := i_data_rd_data(31 DOWNTO 24);
454)                             WHEN OTHERS => NULL;
455)                         END CASE;
456)                         s_reg_wr_data_data(7 DOWNTO 0) <= v_b;
457)                         IF r_ldst = ldst_b THEN
458)                             s_reg_wr_data_data(31 DOWNTO 8) <= (OTHERS => v_b(7));
459)                         END IF;
460)                     WHEN ldst_h | ldst_hu =>
461)                         CASE s_data_addr(1 DOWNTO 1) IS
462)                             WHEN "0" => v_h := i_data_rd_data(15 DOWNTO  0);
463)                             WHEN "1" => v_h := i_data_rd_data(31 DOWNTO 16);
464)                             WHEN OTHERS => NULL;
465)                         END CASE;
466)                         s_reg_wr_data_data(15 DOWNTO 0) <= v_h;
467)                         IF r_ldst = ldst_h THEN
468)                             s_reg_wr_data_data(31 DOWNTO 16) <= (OTHERS => v_h(15));
469)                         END IF;
470)                     WHEN ldst_w =>
471)                         s_reg_wr_data_data <= i_data_rd_data;

472)                     WHEN ldst_wl =>
473)                         v_w := s_val_t;
474)                         CASE s_data_addr(1 DOWNTO 0) IS
475)                             WHEN "00" => v_w(31 DOWNTO 24) := i_data_rd_data( 7 DOWNTO 0);
476)                             WHEN "01" => v_w(31 DOWNTO 16) := i_data_rd_data(15 DOWNTO 0);
477)                             WHEN "10" => v_w(31 DOWNTO  8) := i_data_rd_data(23 DOWNTO 0);
478)                             WHEN "11" => v_w(31 DOWNTO  0) := i_data_rd_data(31 DOWNTO 0);
479)                             WHEN OTHERS => NULL;
480)                         END CASE;
481)                         s_reg_wr_data_data <= v_w;
482)                     WHEN ldst_wr =>
483)                         v_w := s_val_t;
484)                         CASE s_data_addr(1 DOWNTO 0) IS
485)                             WHEN "00" => v_w(31 DOWNTO  0) := i_data_rd_data(31 DOWNTO  0);
486)                             WHEN "01" => v_w(23 DOWNTO  0) := i_data_rd_data(31 DOWNTO  8);
487)                             WHEN "10" => v_w(15 DOWNTO  0) := i_data_rd_data(31 DOWNTO 16);
488)                             WHEN "11" => v_w( 7 DOWNTO  0) := i_data_rd_data(31 DOWNTO 24);
489)                             WHEN OTHERS => NULL;
490)                         END CASE;
491)                         s_reg_wr_data_data <= v_w;

492)                     WHEN OTHERS => NULL;
493)                 END CASE;
494)                 s_reg_wr_data_no <= r_reg_t;
495)                 s_reg_wr_data_en <= '1';
496)             WHEN OTHERS => NULL;
497)         END CASE;
498)     END PROCESS p_data_rd;
499) 
500)     p_sync_data_rd: PROCESS(rst, clk)
501)     BEGIN
502)         IF rst = '1' THEN
503)             r_data_rd <= data_rd_idle;
504)         ELSIF rising_edge(clk) THEN
505)             IF i_stall = '0' THEN
506)                 r_data_rd <= n_data_rd;
507)             END IF;
508)         END IF;
509)     END PROCESS p_sync_data_rd;
510) 

511)     p_data_wr: PROCESS(r_op, r_ldst, s_data_addr, s_val_t)
512)     BEGIN
513)         o_data_wr_data <= (OTHERS => '0');
514)         o_data_wr_en   <= "0000";
515)         IF r_op = op_s THEN
516)             CASE r_ldst IS
517)                 WHEN ldst_b =>
518)                     CASE s_data_addr(1 DOWNTO 0) IS
519)                         WHEN "00" =>
520)                             o_data_wr_data( 7 DOWNTO  0) <= s_val_t(7 DOWNTO 0);
521)                             o_data_wr_en                 <= "0001";
522)                         WHEN "01" =>
523)                             o_data_wr_data(15 DOWNTO  8) <= s_val_t(7 DOWNTO 0);
524)                             o_data_wr_en                 <= "0010";
525)                         WHEN "10" =>
526)                             o_data_wr_data(23 DOWNTO 16) <= s_val_t(7 DOWNTO 0);
527)                             o_data_wr_en                 <= "0100";
528)                         WHEN "11" =>
529)                             o_data_wr_data(31 DOWNTO 24) <= s_val_t(7 DOWNTO 0);
530)                             o_data_wr_en                 <= "1000";
531)                         WHEN OTHERS => NULL;
532)                     END CASE;
533)                 WHEN ldst_h =>
534)                     CASE s_data_addr(1 DOWNTO 1) IS
535)                         WHEN "0" =>
536)                             o_data_wr_data(15 DOWNTO  0) <= s_val_t(15 DOWNTO 0);
537)                             o_data_wr_en                 <= "0011";
538)                         WHEN "1" =>
539)                             o_data_wr_data(31 DOWNTO 16) <= s_val_t(15 DOWNTO 0);
540)                             o_data_wr_en                 <= "1100";
541)                         WHEN OTHERS => NULL;
542)                     END CASE;
543)                 WHEN ldst_w =>
544)                     o_data_wr_data <= s_val_t;
545)                     o_data_wr_en   <= "1111";

546)                 WHEN ldst_wl =>
547)                     CASE s_data_addr(1 DOWNTO 0) IS
548)                         WHEN "00" =>
549)                             o_data_wr_data( 7 DOWNTO 0) <= s_val_t(31 DOWNTO 24);
550)                             o_data_wr_en                <= "0001";
551)                         WHEN "01" =>
552)                             o_data_wr_data(15 DOWNTO 0) <= s_val_t(31 DOWNTO 16);
553)                             o_data_wr_en                <= "0011";
554)                         WHEN "10" =>
555)                             o_data_wr_data(23 DOWNTO 0) <= s_val_t(31 DOWNTO  8);
556)                             o_data_wr_en                <= "0111";
557)                         WHEN "11" =>
558)                             o_data_wr_data(31 DOWNTO 0) <= s_val_t(31 DOWNTO  0);
559)                             o_data_wr_en                <= "1111";
560)                         WHEN OTHERS => NULL;
561)                     END CASE;
562)                 WHEN ldst_wr =>
563)                     CASE s_data_addr(1 DOWNTO 0) IS
564)                         WHEN "00" =>
565)                             o_data_wr_data(31 DOWNTO  0) <= s_val_t(31 DOWNTO 0);
566)                             o_data_wr_en                 <= "1111";
567)                         WHEN "01" =>
568)                             o_data_wr_data(31 DOWNTO  8) <= s_val_t(23 DOWNTO 0);
569)                             o_data_wr_en                 <= "1110";
570)                         WHEN "10" =>
571)                             o_data_wr_data(31 DOWNTO 16) <= s_val_t(15 DOWNTO 0);
572)                             o_data_wr_en                 <= "1100";
573)                         WHEN "11" =>
574)                             o_data_wr_data(31 DOWNTO 24) <= s_val_t( 7 DOWNTO 0);
575)                             o_data_wr_en                 <= "1000";
576)                         WHEN OTHERS => NULL;
577)                     END CASE;

578)                 WHEN OTHERS => NULL;
579)             END CASE;
580)         END IF;
581)     END PROCESS p_data_wr;

582) 

583)     p_reg_hi_lo: PROCESS(r_reg_lo, r_reg_hi, r_op, r_reg_d, s_val_s,
584)                          s_mul_res, s_div_res, s_div_rem)

585)     BEGIN
586)         n_reg_lo            <= r_reg_lo;
587)         n_reg_hi            <= r_reg_hi;
588)         s_reg_wr_hi_lo_no   <= (OTHERS => '0');
589)         s_reg_wr_hi_lo_data <= (OTHERS => '0');
590)         s_reg_wr_hi_lo_en   <= '0';
591)         CASE r_op IS
592)             WHEN op_mfhi =>
593)                 s_reg_wr_hi_lo_no   <= r_reg_d;
594)                 s_reg_wr_hi_lo_data <= r_reg_hi;
595)                 s_reg_wr_hi_lo_en   <= '1';            
596)             WHEN op_mflo =>
597)                 s_reg_wr_hi_lo_no   <= r_reg_d;
598)                 s_reg_wr_hi_lo_data <= r_reg_lo;
599)                 s_reg_wr_hi_lo_en   <= '1';            
600)             WHEN op_mthi =>
601)                 n_reg_hi <= s_val_s;
602)             WHEN op_mtlo =>
603)                 n_reg_lo <= s_val_s;

604)             WHEN op_mult | op_multu =>

605)                 n_reg_lo <= std_logic_vector(s_mul_res(31 DOWNTO  0));
606)                 n_reg_hi <= std_logic_vector(s_mul_res(63 DOWNTO 32));

607)             WHEN op_div | op_divu =>
608)                 n_reg_lo <= s_div_res;
609)                 n_reg_hi <= s_div_rem;

610)             WHEN OTHERS => NULL;
611)         END CASE;
612)     END PROCESS p_reg_hi_lo;
613) 
614)     p_sync_reg_hi_lo: PROCESS(clk, rst)
615)     BEGIN
616)         IF rst = '1' THEN
617)             r_reg_lo <= (OTHERS => '0');
618)             r_reg_hi <= (OTHERS => '0');
619)         ELSIF rising_edge(clk) THEN
620)             IF s_stall = '0' THEN
621)                 r_reg_lo <= n_reg_lo;
622)                 r_reg_hi <= n_reg_hi;
623)             END IF;
624)         END IF;
625)     END PROCESS p_sync_reg_hi_lo;
626) 

627)     s_mul_signed <= '1' WHEN r_op = op_mult ELSE '0';
628)     s_mul_start  <= '1' WHEN i_stall = '0' AND (r_op = op_mult OR r_op = op_multu) ELSE '0';

629) 

630)     s_div_signed <= '1' WHEN r_op = op_div ELSE '0';
631)     s_div_start  <= '1' WHEN i_stall = '0' AND (r_op = op_div OR r_op = op_divu) ELSE '0';
632) 

633)     p_link: PROCESS(r_pc, r_link)
634)     BEGIN
635)         s_reg_wr_link_no   <= std_logic_vector(to_unsigned(31, 5));
636)         s_reg_wr_link_data <= std_logic_vector(signed(r_pc) + to_signed(4, 32));
637)         IF r_link = link_link THEN
638)             s_reg_wr_link_en <= '1';
639)         ELSE
640)             s_reg_wr_link_en <= '0';
641)         END IF;
642)     END PROCESS p_link;
643)